Das MonoFlipflop, praktische Anwendung (D-Flipflop CD4013 MC14013 CD4011 MC14011 MC14007 prellfrei) (2024)

Das Wort MonoFlipflop ist eine Wortschöpfung von mir. Dieses Wort bringtschlicht zum Ausdruck, dass hier eine CMOS-Schaltung im Spiel ist, diesowohl eine Flipflop- als auch eine Monoflopfunktion ausübt und fürdiese beiden Funktionen nur gerade ein einziges D-Flipflop zum Einsatzkommt. Das zweite D-Flipflop des selben IC (CD14013B oderMC14013B)dient als retriggerbares Monoflop zum Entprellen eines Tasters. Monoflopist die Abkürzung von der Bezeichnung Monostabiler Multivibrator.

Mit diesem Inhalt lernt der Elektronikanfänger, dass man Datenblätternnicht unkritisch glauben sollte. So gibt es hier einen signifikantenUnterschied zwischen den Datenblätter der beiden Hersteller dieserbeiden elektronisch kompatiblen ICs. Das zusätzlich wichtige Diagrammdes einen Herstellers zeigte mir, dass die so genannte Wahrheitstabelle,welche die logischen Zustände beschreibt, unvollständig ist. DieseTabelle wird hier mit erläuternden Worten ergänzt.

Dieser Elektronik-Minikurs startet mit einem kurzen Einblick, dass manmit gewissen digitalen CMOS-ICs auch analoge Signale verstärken kann.Dies soll ein Wink mit dem Zaunpfahl dafür sein, dass es mit etwasFantasie und Freude an Elektronik leicht ist, mehr aus digitalenCMOS-ICs herauszuholen, als das was man in den Datenblättern und in denüblichen Application-Notes liest. Das Monoflipflop ist zwar keinFantasieprodukt, aber ein Produkt das beim Entwurf etwas Fantasievoraussetzte.

Gewisse digitale CMOS-Logikschaltungen können begrenzt sogar zurVerstärkung analoger Signale eingesetzt werden. Diese Möglichkeit kannvor allem dann interessant sein, wenn man Digitales und Analogeszusammenhängend realisieren will und die Schaltung mit wenig Bauteilenauskommen soll. Allerdings sind den verstärkenden Anwendungen Grenzengesetzt. Der niedrige Klirrfaktor von Verstärkerschaltungen mitpreiswerten Operationsverstärkern (Opamps) - z.B. LF356, TL071 oderTLC071 - kann nicht erreicht werden. Es soll hier auch nur am Rande, alsAuftakt zum Hauptthema, auf diese Möglichkeit hingewiesen werden. Esgeht zur Hauptsache darum die Aufmerksamkeit zu wecken, dass auchanaloge Signale deshalb leicht verarbeitet werden können, weil dieWiderstände von CMOS-Eingängen extremst hochohmig sind und derArbeitspunkt bei der halben Betriebsspannung liegt. Beides trifft fürTTL-ICs nicht zu.

Im alten von Elektronikern sehr geschätzte BuchLinear-Applications-Handbook vonNational-Semiconductor-Corporation (NSC) gibt es ein speziellesKapitel zum Thema "CMOS-Linear-Applications". Es ist dieApplication-Note AN-88. AN-88 zeigt, wie man mit digitalen CMOS-ICs(Inverter) analoge Verstärkerschaltungen realisiert. NSC bietet leiderkeine Webseite, worauf diejenigen angewiesensind, die das Buch nicht haben. Glücklicherweise springt Fairchild-Semiconductor mit der Application-Note AN-88in diese Lücke. Wir beschäftigen uns mit diesem Thema in gekürzter Form mit Bild 1:

Beide Schaltungen sind AC-gekoppelte Verstärker. C1 und R2 wirkeneingangsseitig je als passives Hochpassfilter erster Ordnung mitniedriger Grenzfrequenz. In der dimensionierten Schaltung 1.2 sind esetwa 1.6 Hz. Betrachten wir zunächst die Schaltung 1.1. Die starkeDC-Gegenkopplung mit R1 sorgt dafür, dass sich am Ausgang eineArbeitspunktspannung einstellt, die etwa der halben Betriebsspannung desIC entspricht. Das Verhältnis von R1 zu R2 sorgt für die AC-gekoppelteSpannungsverstärkung, die allerdings nur sehr klein dimensioniert werdenkann, weil die offene Schlaufenverstärkung (Verstärkung ohneGegenkopplung, Open-Loop-Gain) solcher CMOS-Inverter mit 10 bis 25 sehrniedrig ist. Im Vergleich dazu sind bei Opamp Werte von 100'000 und mehrdie Regel. Motorola hatte diese Open-Loop-Gains an den CMOS-Logic-ICsMC14011, MC1401 und MC14007 untersucht und imMcMOS-Handbook(1974) veröffentlicht. In den beiden Schaltungen in Bild 1 wird derMM74C04 eingesetzt. Dies ist der Vorläufer der Highspeed-Version 74HC04.Das Schaltbild 1.2 zeigt eine Kaskadierung von drei Invertern mit einerOpen-Loop-Verstärkung von je etwa 10 bis 25, was eineProdukt-Open-Loop-Verstärkung von 1000 bis fast 16'000 ergibt.Entsprechend der Dimensionierung von R1 und R2 ergibt sich eineClosed-Loop-Verstärkung von 10.

Wer sich für diese Schaltungen interessiert, muss selbst etwasexperimentieren. Ich habe mich, ausser mit ein paar wenigen Versuchen,nie speziell mit Verstärkern befasst, die sich aus CMOS-Inverternzusammensetzen. Ich kann daher auch nichts über die Stabilität (Tendenzzum Oszillieren, abhängig von der Verstärkung und von der kapazitivenLast am Ausgang) und Signalqualität (Total Harmonic Distortion)aussagen. Ich kann experimentell nur bestätigen, dass man mit solchenCMOS-Invertern analoge Signale verstärken kann. Aus Gründen derStabilität darf man nur ungepufferte Inverter oder Gatter für analogeSchaltungen einsetzen. Kein B-Suffix am Ende der IC-Nummer!

Diese kurze Ausführung von CMOS-Logik-Bausteinen für den analogenverstärkenden Einsatz soll bloss deren Flexibilität zeigen. EineEigenschaft, die im folgenden Hauptthema sich ebenso vorteilhaftauswirkt. Es werden hier Tricks gezeigt (Bilder 5 und 6), die mit denälteren digitalen TTL-ICs nur sehr schlecht bis gar nicht realisiertwerden können.

Teilbild 2.1 zeigt schematisch das Doppel-D-Flipflop CD4013B, bzw.MC14013B. Das B am Schluss der Typenbezeichnung bedeutet, dass dieAusgänge gepuffert sind. Man erkennt dies, wenn man sich im Datenblattdas Logic-Diagramansieht. Es hat zwischen der Schaltung und den Ausgängen Q und /Q zweiInverterstufen (im roten Rechteck). Dies sind die beiden Buffer mit demVorteil, dass die Belastung von Q und /Q sich nicht auf dieFunktionsfähigkeit der Logikschaltung auswirkt, ausser wenn einer derbeiden Ausgänge auf einen Eingang geschaltet wird. Dann gilt dies fürdiesen Ausgang nicht mehr. Dies trifft dann zu, wenn durch eineVerbindung zwischen /Q und D ein Toggle-Flipflop (T-Flipflop) realisiertwird, wie dies Teilbild 2.2 zeigt. In diesem Fall sollte man /Q nichtzusätzlich belasten. Diese Art ein T-Flipflop zu erzeugen, ist neben demEinsatz eines JK-Flipflop, State of the Art.

Was bedeuten in Teilbild 2.1 die Anschlüsse dieser beiden D-Flipflops? D(Data), CLK (Clock, Takt), S (Set) und R (Reset) sind Eingänge. Q istder Ausgang, der nichtinvertierend auf den Logikpegel an D nach einemTaktsignal an CLK reagiert. Ebenso reagiert Q auf eine Triggerung an S(Q = HIGH) und an R (Q = LOW). /Q verhält sich invertierend zu Q. Dasfolgende Kapitel vertieft dieses Thema an Hand der so genanntenWahrheitstabelle.

Bild 3 zeigt zwei Wahrheitstabellen. Die Tabelle 3.1 ist die Kopie ausdem Datenblatt des CD4013B oder des MC14013B. Die Tabelle 3.2 ist dieselbe von mir erweitert. Was hat es mit dieser Erweiterung auf sich?

Zu dieser Erweiterung kommt man entweder durch eigenes Experimentierenmit dem CD4013B oder MC14013B, oder man liest das Datenblatt desMC14013B, weil da gibt es ein Diagramm das im Datenblatt des CD4013Bfehlt. Im Datenblatt zumMC14013Bgibt es Figure 2 mit dem Titel: Dynamic-Signal-Waveforms (Set,Reset, Clock and Output). Dieses Diagramm ist hier in Teilbild3.4 unterhalb "Wahrheits-Tabelle erweitert" (Teilbild 3.2)wiedergegeben.

Die folgende Erklärung zur erweiterten Wahrheitstabelle schreitet vonZeile zu Zeile:

Zeilen 1 und 2: Die steigende Flanke des Taktsignales amCLK-Eingang überträgt den logischen Zustand am D-Eingang zum Q-Ausgangund invertiert zum /Q-Ausgang. Mit diesen beiden Zeilen ist leichterkennbar wie man aus einem D-Flipflop ein T-Flipflop realisiert: Manverbindet den Ausgang /Q mit dem Dateneingang D. Dadurch ändert sichnach jeder steigenden Taktflanke am CLK-Eingang der logische Zustand amD-Eingang. Die Folge davon ist, dass eine solche Schaltung dieTaktfrequenz (CLK) halbiert. Q und /Q erzeugen die halbe Taktfrequenzals zeitsymmetrisches Recktecksignal (Tastgrad = 0.5) bei periodischkonstantem Taktsignal. /Q ist zu Q stets invertiert. Das Funktionierender Frequenzteilung setzt voraus, dass die beiden Eingänge S (Set) und R(Reset) inaktiv, d.h. auf LOW gesetzt sind. Auch dies zeigen die Zeilen1 und 2.

Zeile 3: Auch hier sind die beiden Eingänge S und R inaktiv, alsoebenfalls auf LOW gesetzt. D ist mit einem Kreuz markiert. Diesbedeutet, dass es keine Rolle spielt ob an D ein LOW- oder einHIGH-Pegel anliegt. Dem ist so, weil CLK mit der fallenden Flanke keineAuswirkung auf die logischen Zustände der Ausgänge Q und /Q hat. Deshalbwerden diese Ausgänge, bezüglich des logischen Pegels, ebenfalls mit Qund /Q bezeichnet. Es gelten ganz einfach die Logikpegel welche geradeanliegen. Das bedeutet schliesslich nichts anderes, dass das Flipflopnur auf die eine, hier die steigende Flanke triggert. Genau genommen istZeile 3 redundant, weil ein Flipflop das auf beide Flanken triggert,keinen Sinn macht.

Zeile 4: Eingang R ist aktiv (HIGH) und logisch korrekt muss S inaktiv (LOW) sein. CLK und D haben Kreuze und das bedeutet, dass es egal ist ob an CLK eine aktive steigende Flanke erfolgt und/oder an D ein HIGH- oder LOW-Pegel anliegt, weil es passiert einfach nichts. Der HIGH-Pegel an R drückt dem D-Flipflop seinen Stempel auf, in dem dieser bestimmt, dass Q solange auf LOW bleibt, wie R auf HIGH liegt.

Zeile 5: Eingang S ist aktiv (HIGH) und logisch korrekt muss Rinaktiv (LOW) sein. CLK und D haben Kreuze und das bedeutet, dass esegal ist ob an CLK eine aktive steigende Flanke erfolgt und/oder an Dein HIGH- oder LOW-Pegel anliegt, weil es passiert auch hier nichts. DerHIGH-Pegel an S drückt dem D-Flipflop seinen Stempel auf, in dem dieserbestimmt, dass Q solange auf HIGH bleibt, wie S auf HIGH liegt.

Zeilen 6 und 7: Diese beiden Zeilen wiederholen in einem gewissenSinne die beiden Zeilen 4 und 5, die jedoch unvollständig sind. An denEingängen R und S sieht man hier Impulse anstelle von Logikpegeln. Einkurzzeitiger HIGH-Impuls an R setzt das D-Flipflop zurück, Q ist LOW und/Q ist HIGH. Ein kurzzeitiger HIGH-Impuls an S setzt das D-Flipflop, Qist HIGH und /Q ist LOW. Voraussetzung für diese Funktion ist, dass CLKauf LOW liegt. Man betrachte dazu bitte das Impuls-Diagramm 3.4unterhalb der erweiterten Wahrheitstabelle 3.2. Man sieht dort, dass dieRS-Flipflop-Funktion nur möglich ist wenn CLK auf LOW liegt.

Zeile 8: Wenn R und S auf HIGH sind, dann sind auch Q und /Q auf HIGH gesetzt sind. Es spielt dabei, wie in den Zeilen 4 und 5,keine Rolle was dabei an CLK und/oder D geschieht.

Teilbild 4.1 zeigt die typische Funktionsweise eines Toggle-Flipflop(T-Flipflop), realisiert mit einem D-Flipflop durch die Verbindung von/Q mit D. Jede steigende Flanke des Taktsignales an Ue (CLK) ändert denLogikpegel an Ua (Q). Jedesmal wenn Ua auf HIGH gesetzt ist, bestehtzusätzlich die Möglichkeit mit der Reset-Taste diesen HIGH-Pegel auf LOWzurückzusetzen. Dies illustriert der zweite Resetimpuls im Diagramm 4.2.Voraussetzung dafür, dass die Reset- und auch eine Setfunktion korrektarbeitet, ist, dass Ue (CLK) in diesem Moment auf LOW ist. Man mussdaher dafür sorgen, dass die Taktimpulse nur aus feinen Nadelimpulsen imMikrosekunden-Bereich bestehen. Das ist leicht mit einem RC-Glied zurealisieren, wie wir noch sehen werden im Kapitel "Prellfreiesansteuern des MonoFlipflop".

Wenn die Reset-Taste nicht gedrückt ist, setzt der Pulldownwiderstand R1den Reseteingang R auf LOW. Über Pullup- und Pulldownwiderstände lesenwir mehr im Elektronik-Minikurs:

Anstelle der Reset-Taste und des Pulldownwiderstandes in Teilbild 4.1sieht man hier in der Schaltung (Teilbild 5.1) ein RCD-Netzwerk,bestehend aus R1, R2, D und C1, zwischen Q-Ausgang und R-Eingang. DiesesNetzwerk erzeugt die Monoflop-Funktion. Die beiden Diagramme 5.2 und 5.3erklären wie die Schaltung des MonoFlipflop funktioniert.

Monoflop: Diagramm 5.2 zeigt was geschieht, wenn dieTaktperiode an Ue (CLK) grösser ist als die Impulsdauer an Ua, die durchdie Zeitkonstante R1*C1 definiert ist. Mit der steigenden Flanke desersten Taktimpulses an Ue wird das T-Flipflop gesetzt und der Ausgang Ua(Q) geht auf HIGH (= +Ub). Nun beginnt C1 sich über R1 aufzuladen. Durchdie zunehmende Ladung von C1 steigt die Spannung U_R (R fürReset) am Reseteingang. Übersteigt U_R etwa die halbeBetriebsspannung +Ub/2, wird das T-Flipflop zurückgesetzt. Ua (Q) gehtauf LOW, der Ausgangsimpuls von etwa 5 Minuten ist beendet und C1entladet sich sehr schnell über D und R2 (~60 ms). R2 dient nur zumSchutz der Elektronik des Q-Ausganges vor zu hohem C1-Entladestrom ohneR2. Damit ist der Anfangszustand für den nächsten Taktimpuls an Ue (CLK)wieder hergestellt. Der Wert von R2 ergibt sich aus dem maximalzulässigen Pin-Strom des CD4013 von 10 mA (Maximum-Ratings DC orTransient). Diese 10 mA treten bei +Ub = 18 VDC (ebenfallsMaximum-Ratings) auf, wenn C1 bei der maximal möglichen Ladespannung von+Ub über D und R2 entladen wird. Bei niedrigerer Betriebsspannung +Ubkann man den Wert von R2 reduzieren, falls unbedingt notwendig.

Mono- und Flipflop: Diagramm 5.3 zeigt was geschieht,wenn vor Ablauf der Monoflop-Impulszeit ein weiterer Taktimpuls an Ueeintrifft? Dann wirkt die Funktion des T-Flipflop und der Ausgang Ua (Q)wird vorzeitig auf LOW zurückgesetzt. Mit dem nächsten Takt an Ue wiederauf HIGH und mit dem übernächsten wieder auf LOW. Fazit: Ist dieTaktperiode an Ue kürzer als die Monoflop-Impulszeit, arbeitet dieSchaltung als T-Flipflop, ist sie grösser, arbeitet sie als Monoflop.Daher nenne ich diese Schaltung MonoFlipflop. Damit kann man eine weitereSchaltung oder ein Gerät einschalten, verzögert automatisch abschaltenlassen oder mit der selben Taste vorzeitig abschalten, aber jederzeitauch wieder erneut einschalten.

Mit einem zusätzlichen Schalter S kann man die verzögerte Abschaltung(Monoflop-Funktion) unterbinden, weil dadurch der Reset-Eingang auf LOWgesetzt wird. In diesem Fall hat man ein reines Toggle-Flipflop. Aufdiese Weise bleibt die an Ua angeschlossene Schaltung so lange inBetrieb, bis man ein weiteres Mal die Taste an Ue betätigt.

Keine hohe Präzision: Wenn lange Impulszeiten zum Einsatz kommensollen, benötigt man für C1 eine grosse Kapazität und für R1 einengrossen Widerstand. Für C1 kommen dann vorzugsweise hochqualitativeTantal-Elkos in Frage, damit der Leckstrom möglichst niedrig bleibt. DerLecksstrom eines Tantalelko ist aber meist immer noch so gross, dass dieBerechnung mit der RC-Zeitkonstante in Bezug auf die Triggerschwelle zuungenau ist. Die Impulsdauer ist wegen dem Reststrom des Tantalelkomeist etwas grösser als man erwartet. Man muss meist mit R1 empirischabgleichen. Eine Timerschaltung dieser Art taugt nur, wenn die Toleranzder Impulsdauer keine grosse Rolle spielt, - wie z.B. für eineautomatisch verzögerte Abschaltung eines batteriebetriebenen Gerätes.

Würden wir den CLK-Eingang (Ue) des MonoFlipflop in Bild 5 direkt miteiner Taste (EIN/AUS-Taste mit R1 in Bild 6) steuern, würde dasMonoFlipflop durch das Kontaktprellen mehrfach gesetzt undzurückgesetzt. Die Schaltung wäre so unbrauchbar. Daher wird hier inBild 6 das zweite D-Flipflop des CD4013B oder MC14013B alsEntprell-Monoflop (D-FF1) eingesetzt. Ein reines Monoflop also. Auch dasgeht ganz einfach mit einem D-Flipflop. Man setzt den D-Eingang konstantauf HIGH und die erste steigende Taktflanke am CLK-Eingang setzt denQ-Ausgang auf HIGH. Solange man allerdings die Taste drückt, fliesst einStrom durch R6 in die Basis zum NPN-Transistor T1. Dadurch schliesstseine Kollektor-Emitter-Strecke C1 kurz. C1 wird durch R2 erst dannaufgeladen, wenn die Taste losgelassen wird und T1 öffnet. Die Ladungvon C1, und somit die Zeit bis zum Reset, dauert nach Loslassen derTaste etwa 100 ms. Lange genug damit das Prellen beim Öffnen der Tastenicht wirksam werden kann. Der HIGH-Pegel auf Q bleibt solange man dieTaste drückt plus diese 100 ms, wie es die kleine Impulsgraphik in Bild6 zeigt. Man kann auf R6 und T1 verzichten, wenn man dafür dieZeitkonstante R2*C1 wesentlich grösser wählt. Sie sollte dann minimaleine Sekunde betragen, denn die Taste muss vor dem Ende des 1s-Impulsesminus die Prellzeit der Taste losgelassen werden. Wartet man zu lange,riskiert man beim Loslassen der Taste eine unerwünschte prellendeImpulsfolge zum CLK-Eingang des Langzeit-MonoFlipflop.

R6 ist so hochohmig gewählt, dass ein Entladestrom von C1 über T1,alleine wegen dessen Stromverstärkung, ausreichend begrenzt bleibt.Dadurch wird T1 von einem zu hohen Stromimpuls wirksam geschützt.

Taktflanken: An dieser Stelle möchte ich noch ganz wichtig daraufhinweisen, dass langsame analoge Spannungsänderungen nur anpegelsensitiven Eingängen, wie beim Set- oder Reseteingang, zulässigsind, jedoch auf gar keinen Fall an flankensensitiven Eingängen, wie beiTakteingängen (CLK)! Das Datenblatt schreibt bei solchen Eingängen meistauch ganz klar vor wie gross die maximalen Flankenanstiegs- undFlankenabfallzeiten (Maximum Clock Rise- and Falltime) sein dürfen. BeimCD4013B und MC14013B sind es 10 µs bei einer Betriebsspannung von 10VDC.

Das Entprell-Monoflop ist eine etwas exotische Methode mechanischerzeugte Impulse zu entprellen. Es geht dabei nicht um eine Schaltungmit geringst möglichem Aufwand. Es steckt das Lernziel zugrunde,schaltungstechnisch etwas dazu zu lernen, das unüblich aber trotzdemsinnvoll ist. Gerade dann, wenn z.B. ein mechanischer Kontakt, den manunbedingt einsetzen muss, eben nur in der Form einer Arbeitskontakteszur Verfügung steht. Wenn man mit einem Umschaltkontakt oder Umtasterarbeiten kann, geht's auch mit weniger Aufwand mit einem RS-Flipflop.

Im Kapitel "Der erste Schritt zum MonoFlipflop" wird bereitsdarauf hingewiesen, dass die Impulsdauer (der HIGH-Pegel) am Takteingangdes Langzeit-Monoflipflop kurz sein muss in Relation zur Taktperiode,weil ein Reset oder Set nur wirksam werden kann, wenn in diesem Momentder Takteingang auf LOW ist (Teilbild 3.4). Dies erreicht man mit derpassiven Differenzierschaltung aus C3 und R7 in Bild 6. DieZeitkonstante beträgt 4 µs. Der kleinere negative Impuls (kleineGraphik) wird durch die begrenzende Wirkung von D3 erzeugt. DieserImpuls ist auf dem Oszilloskop kaum sichtbar, da dieD3*C3-Zeitkonstante, wegen dem enorm niedrigen differenziellenInnenwiderstand von D3, extrem klein und der Quellwiderstand desQ-Ausganges des vorangehenden D-FlipFlop ebenso sehr klein ist inRelation zu R7. Wegen der sehr kleinen Ladungsenergie von C3 bestehtkein Anlass für einen Seriewiderstand um die Entladungs-Stromspitze vonC3 zu begrenzen. Gemäss Datenblatt zum CD4013B oder MC14013B beträgt dieminimale Impulsdauer des Taktsignales bei einer Betriebsspannung von +5VDC 200 ns. Mit 1 µs ist das schon sehr sicher, hier sind es etwa 4 µs.

Bild 7 illustriert diese beiden unterschiedlichen Methoden.Wie das retriggerbare Dual-Monoflop CD4538B bzw. MC14538B arbeitet,zeigt das Diagramm 7.1. Als Grundlage dafür dient das DiagrammTheory of Operationdes CD4538B bzw. MC14538B. Die Monoflop-Zeitdauer (Tmf = Time-monoflop)wird durch das RC-Glied Rx und Cx bestimmt. Bei diesem integriertenMonoflop ist die Tmf so definiert, dass die Tmf exakt dem Wert derRx*Cx-Zeitkonstante entspricht. Das bedeutet, dass die punktierteX-Achse zwischen +Ub und GND zwar im mittleren Abstand gezeichnet ist,in Wirklichkeit jedoch bei 0.63*Ub liegt. Darum steht dort "siehe TEXT".Der CD4538B bzw. MC14538B arbeitet so, dass mit jedem Retrigger-Impuls(ansteigende Flanke durch Druck auf Taste DT) die Tmf neu startet,unabhängig davon wie lange die Taste gedrückt wird. Das sieht man gutdaran, dass unmittelbar mit dem Monoflop-Start oder Monoflop-Restart(ansteigende Flanke), die Ladekurve von Cx beim GND-Pegel neu beginnt.Man beobachte dazu das Diagramm mit den Tasten-Impulsen 1 bis 4.Tastenimpuls 1 zeigt, dass dieser kürzer dauert als die Tmf von z.B.einer Sekunde. Tastenimpuls 2 startet ebenfalls die Tmf. Dieser Vorgangwird allerdings durch den Tastenimpuls 3 abgebrochen (darum Tmf*) unddie Tmf startet neu bis zum Schluss, definiert durch Rx*Cx. Das ist dertypische Retrigger-Vorgang dieses Monoflop-IC.

Tastenimpuls 4: Hier drückt jemand länger auf die Taste, als erlaubtist. Nämlich länger als die Tmf dauert. Dies hat zur Folge, dass dasMonoflop, mit der scheinbar fallenden Flanke beim Öffnen der Taste,bereits wieder gestartet wird. Dies passiert, weil der mechanischeKontakt auch beim Öffnen prellt und nach der ersten fallenden mindestenseine neue steigende Flanke erzeugt, bevor die letzte fallende Flanke zumstabilen LOW-Pegel führt. Diese störende steigende Flanke löst die Tmfaus, obwohl diese hier unerwünscht ist und in einer folgenden Schaltungzu massiven Problemen führen kann. Im Detail-Diagramm"zeitgedehnt" sieht man den Vorgang besser. Man kann diesesProblem hier nur unbefriedigend vermeiden in dem man den Wert von Tmferhöht. Allerdings macht sich dies in einer auffallenden Reduktion dermaximal möglichen Tastfrequenz bemerkbar.

Das Diagramm 7.2 bezieht sich auf die Schaltung Entprell-Monoflop inBild 6mit dem Einsatz des Dual-D-Flipflop CD4013B oder MC14013B.

Schon der Tastenimpuls 1 macht es deutlich. Mit der steigenden Flanke anCLK, wird C1 sofort entladen. Das bleibt so, solange CLK auf HIGH ist,d.h. die Taste gedrückt wird. Dafür sorgt der Transistor T1, der dieLadung von C1 verhindert. Erst beim Loslassen der Taste (CLK = LOW),beginnt der C1-Ladevorgang durch R2. Tmf hat einen Wert von nur 100 msund das genügt um die viel kürzere Prelldauer zu überbrücken. Es spieltdabei keine Rolle wie lange man auf die Taste drückt. Immer dann wennman sie loslässt, startet die Tmf zum Entprellen. So hat man es selbstin der Hand, bzw. im Finger, wie schnell man hintereinander drückt. Beieiner Tmf von 100 ms beträgt die maximale Tastfrequenz 10 Hz. DieseMonoflop-Schaltung ist flankengetriggert mit dem D-Flipflop einesCD4013B oder MC14013B und pegelgetriggert durch die Steuerung mit demzusätzlichen Transistor T1. Der CLK-Eingang dieses D-Flipflop reagiertauf das Prellen des schliessenden Tastenkontaktes nicht, weil der CLKkann den Q-Ausgang nur auf HIGH setzen, gemäss dem dauerhaftenHIGH-Zustand des D-Einganges. Dieser Prellvorgang hat einen jedochunbedeutenden Einfluss auf T1. Die Prelldauer beim Öffnen des KontaktesDT verzögert den Start der Ladung von C1 geringfügig. Dadurch kann dieTmf ganz wenig länger dauern als entsprechend der Dimensionierung von R2und C1 (Bild 6).

Betrachten wir auch hier im Diagramm 7.2 die Tastenimpulse von 1 bis 4.Bei den Tastenimpulsen 1 und 4 sieht man wie erst nach dem Ende desTastendrucks die Ladung von C1 durch R2 beginnt. Das Ende desHIGH-Pegels am Q-Ausgang tritt ein, wenn die C1-Ladekurve +Ub/2 knappüberschreitet. Typisch für einen CMOS-Eingang ohneSchmitt-Trigger-Funktion. Die Zeit zwischen dem Ende des Tastendrucks(CLK = LOW) und dem Reset (Q von HIGH nach LOW) ist die Monoflop-Zeit(Tmf = Time-monoflop). Hier sind es etwa 100 ms. Die Tastenimpulse 2 und3 zeigen wie die Retrigger-Funktion arbeitet. Der Tastenimpuls 3 erfolgtvor dem Ende des Tmf, die durch R2*C1 bestimmt ist. Darum an dieserStelle die Bezeichnung Tmf*. Tmf* liest man an der selben Stelle auch imDiagramm 7.1 bei der selben Situation, wo wegen dem Retrigger die Tmfvorzeitig zurück gesetzt wird.

Zwischen dem Ladevorgang von Cx im Diagramm 7.1 zum Ladevorgang von C1im Diagramm 7.2 gibt es einen signifikanten Unterschied. Im Diagramm 7.1wird Cx nach dem Ende des Tmf weiter geladen. Die Cx-Spannungapproximiert +Ub. Die Entladung folgt beim Beginn des Tastendrucks mitsofortigem anschliessendem Aufladen. Anders beim Diagramm 7.2. und Bild6. Hier wird am Ende des Tmf C1 über D1 und R3 nach Q (jetzt LOW)entladen. Wenn später die Taste gedrückt wird, folgt u.U. noch eineRest-Entladung durch T1. Unter Umständen deshalb, weil die Entladung vonC1 über D1 und R3 nur so lange blitzschnell (C1*R3 = 180 µs) dauert, bisan C1 die D1-Schwellenspannung erreicht ist. Unterhalb dieser Spannungbeginnt D1 zu sperren und die Restentladung von C1 erfolgt langsamerüber R2 nach Q (jetzt LOW). Dies verschlechtert die Reproduzierbarkeitdes Tmf nicht, weil bei jedem Start dieses retriggerbaren Monoflop immererst C1 durch T1 restlos entladen wird. Da in Diagramm 7.2 (Bild 6) dieTmf mit 100 ms sehr kurz ist, könnte man auch auf D1 und R3 verzichten,wenn die Tastfrequenz sehr niedrig ist, z.B. maximal alle paar Sekundeneine Betätigung der Taste. Die Teil- und Restentladung erkennt man ankleinen Abstufungen mit den Bezeichnungen y und z (z = Taste DTgedrückt).

Bild 8 zeigt wozu die Schaltung in Bild 6eingesetzt werden kann. Die Schaltung aus Bild 6 ist in Bild 8eingebettet. Der Ausgang Ua steuert den NPN-Transistor T1 und dieser denPNP-Transistor T2, der die nachfolgende batteriegespieseneKleinschaltung, angeschlossen an +Ub, mit der 9-VDC-Blockbatterieverbindet.

Ein Druck auf die Taste schaltet die nachfolgende Schaltung ein und einzweiter Druck wieder aus. Erfolgt kein zweiter Tastendruck innerhalb derMonoflopzeit Tmf von etwa 5 Minuten, beendet diese Monoflopfunktion dieBetriebsdauer der nachfolgenden Schaltung. Diese 5 Minuten können durchVariation von R4 und/oder C2 (Bild 6) verändert werden.

Wozu braucht es die Kleinleistungsdiode D1? Sie dient demVerpolungsschutz. Man kann eine 9-VDC-Blockbatterie zwar falsch gepoltnicht einsetzen, aber kontaktieren eben schon und dies würde ausreichenum die Schaltung zu zerstören. Mit dem Kurzschlusstrom durch D1 wirddies wirksam verhindert. Die zweite Kleinleistungsdiode D2 verhindert,dass ein kurzzeitiger Rückstrom von +Ub über T2 und T1 in die Schaltung(Bild 6) fliessen kann. Dies ist möglich, wenn die Batterieausgeschaltet oder von der Schaltung getrennt wird, und sich Elkos inder externen Schaltung entladen. Das gilt auch hier für C3.

Durch die Wahl eines leistungsfähigeren Transistors T2 kann auch eingrösserer Strom an +Ub ein- und ausgeschaltet werden, wobei dann auchdie Schaltung mit T1 angepasst werden müsste. Damit beim Einschalten dernachfolgenden Schaltung der Spitzenladestrom in C3, der, je nachangeschlossener Schaltung, auch einen grösseren Wert haben könnte, fürT2 nicht gefährlich hoch wird, sorgt die Stromanstiegsverzögerung,bestehend aus R1, C2 und R2. Diese Schaltung "federt" den Ladevorgangvon C3 genügend ab. Auch mit dieser "Abfederung" lässt sichexperimentieren. C3 ist an gezeigter Stelle nicht zwingend nötig, fallsdie Folgeschaltung ausreichend kapazitive Blockmassnahmen enthält.

Ausblick: Die gesamte Schaltung ist beliebig modifizierbar. Esist auch möglich anstelle des bipolaren Transistors T2 einenLowpower-MOSFET (p-Kanal) einzusetzen, wobei man beachten muss, dass beieiner Batterie- oder Netzteilspannung von 9 VDC und weniger, R_ds_onnicht optimal sein kann. Natürlich muss man dann auch den ganzen Restder Schaltung anpassen. Dies in diesem Elektronik-Minikurs zu vertiefen,würde den Rahmen sprengen.

Langzeit-MonoFlipflop D-FF2: Im inaktiven ausgeschalteten Zustandist Ua auf LOW-Pegel, also identisch mit GND. Durch R4 fliesst keinStrom und der Reseteingang R ist durch R4 und durch die vollständigeEntladung von C2 eindeutig auf LOW gesetzt. /Q liegt auf HIGH und istmit D verbunden. Deswegen fliesst aber kein Strom, weil ein CMOS-Eingangbei korrektem Logikpegel immer extremst hochohmig ist, vorausgesetzt dieSchaltung steht unter Betriebsspannung +Ub. Der CLK-Eingang ist mit R7auf LOW gesetzt.

Entprell-Monoflop D-FF1: Die selben Überlegungen betrifft dieMonoflopschaltung im linken Teil in Bild 6. Die Taste ist im Ruhezustandoffen und der CLK-Eingang ist mit R1 auf LOW definiert. Q ist auf LOW,weil ein HIGH-Pegel zuvor, durch das Aufladen von C1 ein HIGH auf denReset-Eingang legt und einen Reset auslöst, Q auf LOW setzt und C1entladet. Der Reset-Eingang ist wegen R2 und Q = LOW ebenfalls auf LOWgesetzt. Somit fliesst nirgends ein Strom, ausser der vernachlässigbarniedrige Reststrom in die Speisung des IC, der gemäss Datenblatt mitmaximal 2 µA bei 25 Grad Celsius angegeben ist. Bei einerBatteriekapazität von 400 mAh, welche für eine9-VDC-Block-Alkalimanganbatterie typisch ist, beträgt die theoretischeLebensdauer, wenn die Schaltung inaktiv ist, 200'000 Stunden, wasbeinahe 23 Jahre sind, - wäre da der Selbstentladungsstrom der Batterienicht höher als diese 2 µA.